信息娛樂和儀表板通用的晶振分數(shù)分頻輸出

時鐘晶振是眾多電子產(chǎn)品所必備的電子元器件之一,應(yīng)用領(lǐng)域廣泛,是看起來微小卻不可缺席的電子零件,石英晶振在不同的產(chǎn)品范圍使用不同的頻率頻段輸出,無源晶振通常使用在較低的頻率輸出領(lǐng)域,且信號較平穩(wěn),而有源晶振的頻率使用范圍通常較高,且信號傳輸快速,高質(zhì)量,今天主要講述的是石英晶體振蕩器的分數(shù)輸出分頻PLL用于信息娛樂和儀表板應(yīng)用的價值.

傳統(tǒng)上,石英晶體振蕩器(XO)用于在系統(tǒng)內(nèi)生成每個時鐘,信息娛樂和儀表板系統(tǒng)通常需要幾個時鐘:處理器時鐘,PCIExpress時鐘,USB時鐘等-每個時鐘都以特定頻率為特征,在信息娛樂和儀表板應(yīng)用所需的所有時鐘中,LCD面板點時鐘可能是最難實現(xiàn)的,目標點時鐘頻率由LCD面板的結(jié)構(gòu)參數(shù)決定,例如分辨率,刷新率,有效/無效像素比等,雖然存在標準點時鐘頻率(例如27 MHz或148.5MHz),但某些LCD面板需要非標準頻率,我們以兩個隨機值為例,30.123MHz和40.456MHz,而這兩種頻段是很難能可貴的.

今天的設(shè)計可以依靠集成的可編程時鐘振蕩器,如汽車級VersaClock®6E5P49V60來解決這個問題,5P49V60可產(chǎn)生多達5種不同的頻率,最高可達350MHz,得益于分數(shù)輸出分頻器(FOD)PLL技術(shù),該器件適用于生成我們示例的30.123MHz和40.456MHz,傳統(tǒng)PLL的分頻器只能有整數(shù)值,生成30.123和40.456MHz的示例頻率可以通過以下方式完成:(請注意,確實存在其他可能性).

讓我們退后一步,詳細探討PLL(鎖相環(huán))技術(shù),PLL包括相位比較器,低通濾波器,壓控晶體振蕩器(VCO)以及反饋分頻器M和(在Versaclock6E的情況下)四個輸出分頻器N1,N2,N3和N4,PLL調(diào)節(jié)VCO頻率,使相位比較器的兩個輸入"看到"相同的頻率,如果來自晶體的信號(例如25MHz)連接到相位比較器的一個輸入端,并且VCO的輸出端除以系數(shù)M=100,則連接到相位比較器的另一個輸入端,PLL將針對fVCO=2500MHz的VCO頻率進行自我調(diào)整,VersaClock6E的合適VCO頻率范圍為2500MHz至2700MHz.

如我們所見,生成具有足夠低誤差的輸出頻率可能會很困難,此外,我們只考慮了整數(shù)輸出分頻器的局限性,如果我們想要根據(jù)可用的石英晶體頻率調(diào)整VCO頻率,則反饋分頻器M存在類似的限制,幸運的是,近年來分數(shù)輸出分頻器技術(shù)已經(jīng)發(fā)展到可以實現(xiàn)具有"任何"N1,N2,N3,N4和M比率(在指定的設(shè)計范圍內(nèi))的點,通過將N1和N2設(shè)置為:可輕松生成30.123和40.456MHz的LCD點時鐘頻率:假設(shè)VCO頻率為2500MHz,在這種特殊情況下,5P49V60在f1上的誤差為0ppm,在f2上的誤差為0.5 ppb,(0.5ppb遠低于晶體諧振器的容差!)有時,VCO頻率可能會影響器件的性能.

高度集成低功率射頻和混合信號系統(tǒng)芯片結(jié)合石英晶振服務(wù)于眾多市場領(lǐng)域,包括智能照明,家庭自動化,智能城市和其他消費電子市場,其開發(fā)現(xiàn)有的傳感器技術(shù)保持更好的更好的功率平衡性能,在物聯(lián)網(wǎng)產(chǎn)品連接領(lǐng)域中占據(jù)了領(lǐng)銜優(yōu)勢,晶振在如今眾多優(yōu)質(zhì)的電子元器件激烈的競爭中發(fā)揮自身獨特的產(chǎn)品性能,在電子零件領(lǐng)域擁有屬于自己的產(chǎn)品市場.